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隨著封裝技術逐漸朝向小體積、高I/O數以及多晶片整合等趨勢發展,如今之封裝技術如扇出型面板級封裝(Fan-out Panel-level Packaging,FOPLP)等已逐漸成為熱門之研究議題之一。然而,於扇出型面板級封裝中,異質材料間由於熱膨脹係數不匹配、封膠材料之熱、化學性質之影響等均會引致封裝載具之結構變形與翹曲行為。此外,製程步驟所引致之翹曲現象亦會導致後續封裝結構之可靠度問題。因應扇出型面板級封裝於實際載具中存在著跨尺度之不匹配情況,導致分析時須考慮到巨觀與微觀之物理現象所產生之效應。因此,於分析研究階段需謹慎考慮上述之材料力學表現模型。此外,衍生相關之結構應力、介面脫層破裂與焊點可靠度之議題,需待相關領域研究人員予以分析並提出對應之解決方案。

Fig.1 Fabrication, wafer level assembly, simulated analysis of ultra thin chip of 3D ICs.

Fig.2 Finite element model and simulation of advanced packaging architecture.

 

隨著全球環保意識抬頭,個人行動載具之動力來源已經逐漸由燃油之高碳排放內燃機轉變為油電混合或純電能驅動(EV)之發動機,以降低個人載具溫室氣體之排放。然而,作為電動載具之關鍵零組件,功率模組除了需要滿足高頻高速化需求外,其結構之薄型化亦會影響功率模組後續應用之關鍵可靠度。然而,目前功率模組使用具直接覆銅基板之結構設計,仍有製程引致翹曲而導致與散熱鰭片組裝不緻密之問題,亦導致功率模組失效而無法滿足耐高電壓與大電流之車用規範要求。因此,藉由製程導向與後續車用規範功率循環可靠度測試之耦合模擬技術建立,分別估算功率模組製程引致之機械行為,進而提出功率組結構優化之改善方案,期以為薄型化低翹曲功率模組之封裝技術與長時機械可靠度,提供一具高產業競爭力之設計參考。

Fig.3 Power module with insulated metal substrate (IMS).

Fig.4 Finite element model & equivalent plastic strain distribution of IMS module under PCT.

 

由於薄膜材料與元件不斷地創新與演進,以及半導體製程技術逐漸地成熟,推動軟性電子領域之發展;相關產品的特點是十分輕薄、可應用於各種具表面起伏的物體,亦或是承受反覆彎曲與摺疊之負載。換言之,軟性電子元件可於彎折至曲率半徑僅約數毫米之施加機械負載時仍能夠保有其應有功能,故具廣泛且多層面之工程與科技應用價值;包含穿戴式行動電子裝置、曲面或折疊式顯示面板、可撓式薄膜太陽能電池,以及軟性印刷電子元件等。其中,最關鍵的材料為位於可撓結構底部的軟性基板。基本上可分為以下四種類別;分別為軟性玻璃(Flexible Glass)、金屬箔片(Metal Foils)、高分子聚合物薄膜,以及耐高溫聚合物薄膜。其中,軟性玻璃具有非常優異的光學特性、低熱膨脹係數(Coefficient of Thermal Expansion,CTE),且能夠有效地阻隔水氣和氧氣進入封裝結構內部。然而,缺點即是易脆、生產成本高以及彎折負載施加上之限制。有鑑於此,針對多層薄膜結構其厚度相依之垂直方向探討多重中性軸發生的位置與所需之條件,期以重新分布與降低結構內部應力而延長使用之可靠度壽命。藉由發展力學模型,以及模擬與實驗驗證結果,可適當地配置中性軸之數量與位置,期作為下一世代前瞻軟性電子結構之重要設計參考準則。

Fig.5 Actual measurement platform utilized in the mechanical loading tests of flexible hybrid electronics (FHE).

Fig.6 The screen of OLED flexible display appears multi-dark lines induced by testing apparatus with thousands bending performance. Also, strain distribution of flexible display is derived based on the schematic drawing.

 

有鑑於電子產品於元件效能之需求逐漸提升,致使半導體元件朝向奈米級尺寸發展推進。然而,傳統上藉由物理尺寸微縮用以提高元件傳輸速率之方法已逐漸面臨製程極限之瓶頸。故透過立體元件結構諸如鰭式電晶體(Fin Field Effect Transistor,FinFET)以及環繞式閘極場效電晶體(Gate-All-Around Field Effect Transistor,GAA-FET),搭配金屬閘極/高介電係數(Metal Gate/High-k Dielectric)材料、應變工程技術與應用高載子遷移率材料等方法之使用,予以提升元件傳輸速度已為未來前瞻半導體元件發展之重要方向。對於半導體元件效能提升技術之發展與研究,本研究團隊基於力學理論對於各式平面式/立體式半導體元件設計架構之通道受力情形進行相關分析。除了提出平面式元件之力學解析解外,亦針對三維之電晶體元件包含矽/鍺基亦或是三五族通道材料之元件應變工程設計進行效能評估。此外,當技術節點由22/20 nm之平面式電晶體發展至7 nm之鰭式電晶體,更甚於3 nm GAA(Gate-all-around)電晶體時,由於其三維結構有別於傳統之平面電晶體之力學響應,因此佈局樣式影響與元件設計參數於應變工程中對元件增益幅度勢必成為重要且關鍵之探討議題。

Fig.7 Mechanism of induced lattice mismatch stress within 2D MOSFETs and the schematic diagrams of preferred stress components in N/P MOSFETs.

Fig.8 Process-oriented device simulation considered in advanced 3D MOSFETS.

 

在前瞻積體電路晶片之結構設計,由於銅導線/低介電係數(Copper/low-k)所組成之介電層結構具有可減少相鄰連接線路間之RC延遲,以及具較低能量消耗等優點,故目前為先進晶片其多層連接導線製作之最佳選擇方案。然而,隨著線寬尺寸之縮減與電路幾何結構之改變,導線材料有許多影響可靠度與失效機制之問題仍待研究與瞭解。常見之關鍵可靠度問題,諸如高電流密度導致電致遷移(Electromigration,EM)效應於導線內部之孔洞成長;此外,內連接導線系統因材料間熱膨脹係數之不匹配,致使導線內部產生應力梯度(Stress gradient)而驅使存在於晶粒邊界之微小孔洞(Vacancy)往Via區域處聚集進而造成元件失效;此現象亦可稱之為應力遷移(Stress migration,SM)效應。另一方面,因外部施加應力亦或製程引致內含應力,致使Low-k材料與金屬阻障層接合界面脫層或破裂(Interfacial/Kinking cracking),進而導致導線斷裂,亦衍生出影響可靠度相關之問題。有鑒於此,本實驗室著重於內連接導線系統之可靠度物理與失效機制研究,以及導線尺寸縮減與幾何效應之評估。同時,針對後續內連接導線系統所採用新式製程與新穎材料之影響,亦將予以深入研究與探討。

Fig.9 Simulation investigation of nano-scaled interconnect reliability by using Atomic Flux Divergence (AFD) based approach.

Fig.10 A new stress migration failure mode in highly scaled Cu/Low-k interconnects.

 
 
 
 

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國立清華大學動力機械工程學系 微系統力學設計與可靠度分析實驗室 版權所有